[PCIe] Power Management - 1

5.2 Link State Power Management

 

PCI Express는 PCI 버스 전력 관리 인터페이스 specification에서 정의된 버스 전력 관리 상태를 대체하는 링크 전력 관리 상태를 정의합니다. 링크 상태는 PCI-PM 레거시 호환 소프트웨어에서는 보이지 않으며 해당 링크에 연결된 구성 요소의 전력 관리 D-상태에서 파생되거나 ASPM 프로토콜에 의해 파생됩니다(5.4.1 절 참조).

 

PCI Express 물리 계층은 추가적인 중간 상태를 정의할 수 있습니다. 각 상태 및 물리 계층이 상태 간 전환을 처리하는 방법에 대한 자세한 내용은 제4장을 참조하십시오.

 

PCI Express-PM는 다음과 같은 링크 전력 관리 상태를 정의합니다:

 

L0 - 활성 상태입니다.

ASPM 및 PCI-PM 호환 전력 관리에는 L0 지원이 필요합니다.

모든 PCI Express 트랜잭션 및 기타 작업이 활성화되어 있습니다.

 

L0s - 저전력 소모 및 낮은 재개 대기 시간을 갖는 "대기" 상태입니다.

L0s 지원은 ASPM에 대해 선택 사항이며, 해당 링크의 형식 요구 사항에서 명시적으로 L0s 지원을 요구하지 않는 한 선택적입니다. 이는 M-PCIe 구현에는 해당되지 않습니다. PCI-PM 호환 전력 관리에는 해당되지 않습니다.

L0s 동안 모든 주 전원 공급, 구성 요소 참조 클럭, 및 구성 요소의 내부 PLL은 언제나 활성 상태여야 합니다. Tx_L0s에 있는 링크에 대해 TLP 및 DLLP 전송은 비활성화됩니다.

물리 계층은 이 상태에서 L0 상태로 빠른 전환을 제공하는 메커니즘을 제공합니다. 링크 양쪽에서 공통 (분산) 참조 클럭이 사용될 때, L0s에서 L0로의 전환 시간은 일반적으로 100 심볼 타임(Symbol Times) 미만입니다.

링크의 한 구성 요소의 송신 측이 L0s에 있을 때, 링크의 다른 구성 요소의 송신 측이 L0에 있는 것이 가능합니다.

 

L1 - 높은 지연 시간 및 낮은 전력 "대기" 상태입니다.

M-PCIe 포트에 대해서는 L1 PM Substates 기능이 해당되지 않으며 활성화되어서는 안 됩니다.

L1 지원은 PCI-PM 호환 전력 관리에 필수입니다. 특정 형식 요구에 명시적으로 필요하지 않은 한, ASPM에 대해서는 L1이 선택적입니다.

L1 PM Substates가 L1 PM Substates 제어 1 레지스터의 활성화 비트 중 하나 이상을 설정하여 활성화되면, 이 상태를 L1.0 Substates라고 합니다.

모든 주 전원 공급은 L1 동안 활성 상태를 유지해야 합니다. 광고된 L1 탈출 지연을 준수하는 한, 구현은 전기 아이들 탈출을 주기적으로 체크하거나 연속적인 체크 대신에 주기적으로 체크하는 등의 기술을 적용하여 전력을 감소시키는 것이 명시적으로 허용됩니다. 모든 플랫폼 제공 구성 요소 참조 클럭은 L1 동안 활성 상태를 유지해야 하며, 클럭 전원 관리 (CLKREQ# 사용) 및/또는 L1 PM Substates가 활성화된 경우에 허용되는 경우를 제외하고는 비활성화되어서는 안 됩니다. 구성 요소의 내부 PLL은 L1 동안에는 꺼져 있을 수 있으며, 이는 증가된 탈출 지연 비용으로 더 큰 전력 절약을 가능하게 합니다.

L1 상태는 주어진 링크의 하향 구성 요소의 모든 기능이 D0 이외의 D-상태로 프로그래밍된 경우에 들어갑니다. L1 상태는 또한 하향 구성 요소가 L1 진입을 요청하고 (ASPM로) 해당 요청에 대한 긍정적인 확인을 받은 경우에도 들어갑니다.

L1에서의 이탈은 상향 트랜잭션이 하향 구성 요소를 대상으로 시작되거나, 하향 구성 요소가 상향으로 향하는 트랜잭션을 시작함으로써 시작됩니다. L1에서 L0로의 전환은 일반적으로 몇 마이크로초입니다.

L1 상태에서는 해당 링크에 대한 TLP(Transaction Layer Packets) 및 DLLP(Data Link Layer Packets) 전송이 비활성화됩니다.

L1 PM Substates는 PCI-PM 및 ASPM을 위한 선택적인 L1.1 및 L1.2 Substates로, L1 저전력 링크 상태의 일부입니다.

L1.1 Substates에서는 링크 공통 모드 전압이 유지됩니다. L1.1 Substates는 링크가 L1.0 Substates에 있고 L1.1 Substates로 진입하기 위한 조건이 충족될 때 들어갑니다. 자세한 내용은 5.5.1 절을 참조하십시오.

L1.2 Substates에서는 링크 공통 모드 전압의 유지가 필요하지 않습니다. L1.2 Substates는 링크가 L1.0 Substates에 있고 L1.2 Substates로 진입하기 위한 조건이 충족될 때 들어갑니다. 자세한 내용은 5.5.1 절을 참조하십시오.

모든 L1 PM Substates에서의 이탈은 CLKREQ# 신호가 활성화될 때 시작됩니다 (5.5.2.1 및 5.5.3.3 절 참조).

 

L0에서 L2/L3 Ready(L2.Idle, 4장에서의 관점)까지의 각 L-상태에 진입하고 빠져나가는 관련 세부 정보에 대해서는 4.2 절을 참조하십시오. L2 상태는 보조 전원의 존재에 따라 구분되는 전력 관리 목적의 추상화이며, LTSSM이 활성 상태여야 한다는 요구 사항을 의미하지 않도록 해석되어야 합니다.

 

전기 섹션에서는 전원이 인가되지 않은 상태에서의 드라이버 및 수신기의 전기적 특성을 명시합니다. 이는 L3 상태에 해당하지만 전기 섹션에서는 명시적으로 L3에 대한 언급이 없습니다.

 

Figure 5-1은 링크 작동 중에 발생할 수 있는 정당한 L-상태 전환을 강조하고 있습니다.

 

 

L1 및 L2/L3 Ready 진입 협상은 L0 상태에서 발생합니다. 협상이 완료된 후에만 L1 및 L2/L3 Ready로 진입됩니다. 협상 프로세스가 완료될 때까지는 협상이 완료될 때까지 Link Power Management는 L0에 남아 있으며, LDn이 발생하지 않는 한 L0에 머무릅니다. 이러한 상태 및 상태 전환은 물리 계층 LTSSM의 동작과 직접 대응하지 않습니다. 예를 들어, Figure 5-1에서 L0은 LTSSM L0, Recovery 및 LinkUp 중 구성 상태를 포함합니다. 또한, LTSSM은 일반적으로 주 전원( Vaux가 아닌)으로 전원이 공급되므로 LTSSM은 L2 또는 L3 상태에서는 전원이 공급되지 않을 것입니다.

 

다음은 시스템 절전 상태로 진입하기 전에 다단계 링크 상태 전환 프로세스를 설명하는 예시 순서입니다:

1.시스템 소프트웨어는 하향 구성 요소의 모든 기능을 D3hot로 지시합니다.

2.하향 구성 요소는 그런 다음 필요에 따라 링크를 L1로 전환을 시작합니다.

3.시스템 소프트웨어는 메인 전원 공급원을 제거하기 위해 루트 복합체가 PME_Turn_Off 메시지를 브로드캐스트하도록 지시합니다.

4.이 메시지로 해당 링크는 L0으로 다시 전환되어 메시지를 전송하고 하향 구성 요소가 PME_TO_Ack로 응답할 수 있도록 합니다.

5. PME_TO_Ack를 전송한 후, 하향 구성 요소는 L2/L3 Ready 전환 프로토콜을 시작합니다.

 

L0 → L1 → L0 → L2/L3 Ready

다음의 예시에서 보여주듯이, 모든 기능을 먼저 D3hot로 이동시키지 않고 전원을 제거하는 것도 가능합니다:

1. 시스템 소프트웨어는 메인 전원 공급원을 제거하기 위해 루트 복합체가 PME_Turn_Off 메시지를 브로드캐스트하도록 지시합니다.
2. 하향 구성 요소는 PME_TO_Ack로 응답합니다.
3. PME_TO_Ack를 전송한 후, 하향 구성 요소는 L2/L3 Ready 전환 프로토콜을 시작합니다.

 

L0 → L2/L3 Ready

 

L1 진입 협상(PCI-PM 또는 ASPM 메커니즘을 통해 호출되는 경우) 및 L2/L3 Ready 진입 협상은 이 장에서 나중에 설명되는 동작에 해당하는 상태 머신에 매핑됩니다. 이 상태 머신은 대기 상태로 재설정됩니다. 하향 구성 요소의 경우, 상태 머신이 대기 상태를 떠난 후에 취하는 첫 번째 동작은 협상 유형에 따라 적절한 진입 DLLP를 전송하는 것입니다. 협상이 예기치 않게 중단되면(예: Recovery를 통해), 양쪽 구성 요소의 상태 머신이 모두 다시 대기 상태로 재설정됩니다. 상향 구성 요소는 항상 대기 상태로 이동하고 진입 DLLP를 수신하기를 기다려야 합니다. 하향 구성 요소는 항상 대기 상태로 이동하고 협상을 다시 시작하기 위해 진입 DLLP를 전송해야 합니다.

Table 5-1은 각 L-상태를 요약하며, 언제 사용되는지와 각각에 해당하는 플랫폼 및 구성 요소의 동작을 설명합니다.

"예" 항목은 지원이 필요하다는 것을 나타냅니다 (그렇지 않은 경우에는 별도로 명시되어 있음). "켜기" 및 "끄기" 항목은 필요한 클럭 및 전원 전달을 나타냅니다. "켜기/끄기"는 선택적인 설계 선택을 나타냅니다.

 

Notes:

1. L0s 탈출 지연 시간은 주어진 링크의 양쪽 끝에 연결된 구성 요소의 독립적인 참조 클럭 입력이 있는 경우 (공통 분산 참조 클럭 대비) 가장 큽니다.
2. L1 탈출 지연 시간은 이 상태에서 내부적으로 PLL을 끄는 구성 요소에게 가장 큽니다.
3. L2/L3 Ready 진입 순서는 PME_Turn_Off/PME_TO_Ack 프로토콜 핸드셰이크가 완료될 때 시작됩니다. 이는 D-상태 전환이나 ASPM 정책 및 절차에 따른 직접적인 관련이 없습니다.
4. 플랫폼 구현에 따라 시스템 절전 상태가 L2 상태를 사용하거나 완전히 꺼진 상태 (L3)로 전환하거나 Links를 L2/L3 Ready 상태로 유지할 수 있습니다. L2/L3 Ready 상태 전환 프로토콜은 Downstream 구성 요소가 PME_Turn_Off TLP 메시지를 수신하고 TLP 응답을 받은 후 시작됩니다. L2 절전 상태 구성 지원이 플랫폼에 따라 선택 사항이지만(Link에서 Vaux의 가용성에 따라), 링크를 L2/L3 Ready 상태로 전환하는 구성 요소 프로토콜 지원은 필수입니다.
5. L2는 Vaux의 존재 및 사용으로만 L3 상태와 구별됩니다. L2/L3 Ready 상태 전환 프로토콜이 완료된 후 및 메인 전원이 제거되기 전에 링크는 메인 전원 제거에 대한 준비가 되었음을 나타냅니다.
6. 저전력 모바일 또는 휴대용 장치는 "클럭 요청" (CLKREQ#) 메커니즘을 통해 참조 클럭을 클럭 게이팅하여 전력을 줄일 수 있습니다. 따라서 이러한 장치를 대상으로 하는 구성 요소는 저전력 상태에서 참조 클럭을 재활성화하는 데 필요한 추가 지연을 허용할 수 있어야 합니다.