PCIe Blog

Polling State  지금까지 링크는 Electrical Idle(전기적 유휴) 상태에 있었습니다. 그러나 Polling 상태에서는 LTSSM TS1 및 TS2 Ordered Set이 두 개의 연결된 장치 간에 교환됩니다. 이 상태의 주요 목적은 두 장치가 서로의 신호를 올바르게 해석할 수 있도록 하는 것입니다. 즉, 각 장치가 상대방이 전송하는 비트 스트림을 인식하고, 비트 락(Bit Lock) 및 심볼 락(Symbol Lock)을 설정하며, 극성 반전(Polarity Inversion) 문제를 해결해야 합니다. 이 과정이 완료되면, 각 장치는 링크 파트너로부터 TS1 및 TS2 Ordered Set을 성공적으로 수신하게 됩니다. (이 과정의 하위 상태(Substate)에 대한 자세한 내용은 Fi..

Detect State  Figure 14-8은 Detect(탐색) 상태와 관련된 두 개의 하위 상태(Substate) 및 전이(Transition)를 나타냅니다. Detect 상태에서 수행되는 동작은 각 송신기(Transmitter)가 링크 반대편에 수신기(Receiver)가 존재하는지를 감지하는 과정에서 이루어집니다. 하위 상태가 단 두 개뿐이고 비교적 단순하기 때문에, 바로 하위 상태(Substate) 설명으로 넘어가겠습니다.Detect.Quiet이 하위 상태(substate)는 모든 리셋(기능 수준 리셋(Function Level Reset) 제외) 또는 전원 켜짐(Power-Up) 이벤트 이후 진입 는 초기 상태입니다. 리셋 후 20ms 이내에 반드시 이 상태로 진입해야 합니다. 또한, 다른 상..

4.2.6 Link Training and Status State Machine (LTSSM) Descriptions  TSSM 상태는 Figure 4-67에 나와 있으며, 이 상태들은 다음 섹션에서 설명됩니다.링크 트레이닝 및 상태 상태 머신(LTSSM)에 지정된 모든 타임아웃 값은 별도로 명시되지 않는 한 기본값에서 -0초, +50%의 범위를 갖습니다. 모든 타임아웃 값은 기본 리셋(Fundamental Reset) 후에 지정된 값으로 설정되어야 합니다. 또한, 모든 카운터 값도 기본 리셋 후에 지정된 값으로 설정되어야 합니다. 4.2.6.1 Detect Overview 포트는 트레이닝 Ordered Set을 전송하고 수신된 트레이닝 Ordered Set에 응답합니다. 이 상태에서는 비트 락(Bit ..

아래 문서는 [PCI Express Base Specification Revision 5.0 Version 1.0 , 22 May 2019] 기준으로 작성 되었습니다.  Lane Margining at Recevier 는 PCIe 4.0 부터(16.0 GT/s 이상의 데이터 속도를 지원하는 포트에만) 적용되기 시작한 기능입니다. PCIe component 들 사이의 link 의 signial margin 을 측정할 수 있는 매우 효과 적인 방법입니다. Margining 테스트가 완료 되면 하당 PCIe Lane의 eye diagram 과 비슷한 데이터를 얻을 수 있습니다.   아래와 같이 PCIe 디바이스들이 연결되어 있다고 가정해 보겠습니다. CPU는 1. CPU 와 RC의 downstream port..

Background  PCIe를 사용하는 일부 시스템은 고가용성(high availability) 또는 무중단 운영이 필요합니다. 온라인 서비스 제공업체는 연간 몇 분 이하의 다운타임을 경험하는 컴퓨터 시스템을 요구합니다. 이러한 시스템을 구축하는 데는 많은 요소가 있지만, 장비의 신뢰성이 분명히 중요합니다. 이러한 목표를 달성하기 위해 PCIe는 다음과 같은 세 가지 중요한 기능을 제공하는 애드인(add-in) 카드용 Hot Plug/Hot Swap 솔루션을 지원합니다:시스템을 종료하지 않고 고장 난 확장 카드를 교체할 수 있는 방법수리 중 운영체제(O/S) 및 기타 서비스의 실행 유지고장 난 장치와 관련된 소프트웨어의 종료 및 재시작PCI가 널리 수용되기 이전에는 이러한 종류의 확장 카드 제거 및 교..

PCIe lane margining은 다운스트림 포트에서 업스트림 포트로, 그리고 다시 업스트림 포트에서 다운스트림 포트로의 각 수신기(Rx(A), Rx(B), Rx(C), Rx(D), Rx(E), Rx(F))에 대해 동작 여유(operating margin) 를 결정할 수 있게 해줍니다. 여유 정보에는 전압과 시간 모두가 포함되며, 이는 현재 수신기의 동작 위치에서 양방향으로 측정됩니다. 소프트웨어는 lane margin 및 제어 상태 레지스터를 통해 특정 수신기에 대한 제어 및 상태 정보를 얻습니다. 이 레지스터는 수신기와 관련된 포트에 해당합니다. command 를 이용하여,  timming의 left/right 또는 voltage 의 up/down의 the  sampling point a spec..

PCIe 6.0: Key Messages  64 GT/s PAM4 - PAM4 기술을 사용하여 대역폭을 두 배로 확장하며, 하위 호환성 유지. BER PCB loss of 혼선(Xtalk) 및 반사 감소: 약 2배 개선 필요.Tx 지터: 32GT/s의 0.64배, 4탭 TxEQ, 개선된 CTLE 및 16탭 DFE 필요.   Bandwidth Drivers for PCIe 6.0   Key Metrics for PCIe 6.0: Requirements  데이터 속도: 64 GT/s, PAM4 사용으로 세대마다 핀당 대역폭 2배 증가.지연 시간: 송신기 및 수신기에서 32 GT/s 대비 10ns 이하, 100ns FEC 지연 불가.대역폭 비효율성: 모든 페이로드 크기에서 PCIe 5.0 대비 2% 미만 추가..

PCI Express Background  혁신적 그리고 진화적  PCI (1992/1993)혁신적Plug and Play jumperless configuration (BARs)전례 없는 대여폭 32-bit / 33MHz - 133MB/sec64-bit / 66MHz - 533MB/secBus-mastering adapter 를 위해 처음부터 설계진화적시스템 BIOS가 장치를 매핑한 다음 운영 체제가 PCI에 대한 추가 지식 없이 부팅되고 실행PCI-인식 O/S가 향상된 기능을 얻을 수 있음PCI 2.1(1995)은 66MHz 모드로 대역폭을 두 배로 늘림 PCI-X (1999)혁신적전례 없는 대역폭64-bit / 133 MHz 에서 1066MB/sec 까지 등록된 버스 포로토콜불할 트랜잭션을 PCI ..

https://pcisig.com/events/pci-sig-developers-conference-korea-2024 PCI-SIG Developers Conference Korea 2024 | PCI-SIGSeptember 26, 2024         Seoul, South Korea Sofitel Ambassador Seoul Hotel PCI-SIG is returning to Seoul, South Korea on September 26, 2024. Members of the PCI-SIG community including systems architects, designers, engineers, and engineering manapcisig.com  PCI-SIG Developers Co..

5.5. L1 PM Substates L1 PM Substates establish a Link power management regime that creates lower power substates of the L1 Link state (see Figure 5-9), and associated mechanisms for using those substates. The L1 PM Substates are: L1.0 substate The L1.0 substate corresponds to the conventional L1 Link state. This substate is entered whenever the Link enters L1. The L1 PM Substate mechanism define..