DevCon Korea 2024 - PCIe 6.x Electrical Update

PCIe 6.0: Key Messages

 

• 64 GT/s PAM4 - PAM4 기술을 사용하여 대역폭을 두 배로 확장하며, 하위 호환성 유지.
• BER <= 1e-06  : 저지연(<10ns) 및 높은 신뢰성(FIT 매우 낮음)을 위한 필수 요구 조건.
• PCB loss of <= 1 dB/in at 16 GHz : 서버용 패드-패드 간 32dB 손실을 위해 요구됨.
• 혼선(Xtalk) 및 반사 감소: 약 2배 개선 필요.
• Tx 지터: 32GT/s의 0.64배, 4탭 TxEQ, 개선된 CTLE 및 16탭 DFE 필요.

 

 

Bandwidth Drivers for PCIe 6.0

 

Key Metrics for PCIe 6.0: Requirements

 

• 데이터 속도: 64 GT/s, PAM4 사용으로 세대마다 핀당 대역폭 2배 증가.
• 지연 시간: 송신기 및 수신기에서 32 GT/s 대비 10ns 이하, 100ns FEC 지연 불가.
• 대역폭 비효율성: 모든 페이로드 크기에서 PCIe 5.0 대비 2% 미만 추가.
• 신뢰성: x16 링크에서 거의 0에 가까운 FIT(Failure in Time, 109시간당 고장 수).
• 전력 효율: PCIe 5.0보다 개선.
• 저전력 : L1 저전력 상태에서의 진입/종료 지연 시간은 기존과 비슷하며, **새로운 전력 상태(L0p)**가 추가되었습니다. 이 L0p 상태는 트래픽을 방해하지 않으면서 대역폭 사용에 따라 전력 소비를 확장 가능하게 설계되었습니다.
• 플러그 앤 플레이: PCIe 1.x~5.0과 완벽한 하위 호환성.
• 기타 : HVM-ready(High Volume Manufacturing)는 대규모 생산에 적합하다는 의미이며, 비용 효율적이고, 수백 개의 레인으로 확장할 수 있는 플랫폼에 맞춰 설계되었습니다. 이는 PCIe 6.0이 상업적 대규모 배포에 준비되어 있고, 다양한 애플리케이션에 적용될 수 있도록 경제적인 비용으로 설계되었음을 나타냅니다.

 

 

PHY Layer - Electrical Sub-block

 

 

 

PAM4 Signaling at 64.0 GT/s

 

• PAM4 신호는 4단계 펄스 진폭 변조 방식
  • 하나의 UI(단위 간격)에서 4가지 레벨(2비트)을 사용하여 데이터를 전송합니다.
  • 이는 3개의 아이 패턴(eyes)을 형성하며, 32.0 GT/s와 동일한 나이퀴스트 대역폭을 유지하면서 채널 손실을 완화하는 데 도움을 줍니다.

• 그러나 전압 레벨이 낮아져 오류 발생 가능성이 증가할 수 있으며
• 그레이 코딩과 프리코딩을 사용해 오류를 최소화합니다.
• 전송기(Tx)와 수신기(Rx)에서의 전압 레벨은 PAM4 신호의 인코딩을 정의합니다.

 

 

PAM4 Signaling Challenges

• 3의 진폭 감소: PAM4 신호에서 전압 레벨이 1/3로 줄어들며, 이는 9dB의 신호 대 잡음비(SNR) 저하를 유발합니다.
• 약 33% UI 타이밍 손실: 전압 레벨 전환으로 인해 유닛 인터벌(UI)의 33%가 타이밍 손실로 이어져 신호 처리 속도에 영향을 줍니다.

PAM4 신호에서 노이즈(혼선, 반사, 기타 노이즈 소스)에 대한 민감도는 주요 과제입니다. 신호 수준이 낮아지면서, 이러한 노이즈 요인들이 신호 품질에 더 큰 영향을 미치게 됩니다. 이를 해결하기 위해, 신호의 지터를 약 1.5배 줄이는 것이 필수적입니다. 지터 감소는 신호의 타이밍 오류를 줄이고, PAM4의 복잡한 전압 전환에서 발생하는 오류를 최소화하는 데 중요한 역할을 합니다.

 

Minimum PCI Express 4.0/5.0/6.0 Channel

 

 

Pad-to-Pad Loss and System Routing Length

 

 

PCIe 6.0 Channel Compliance

 

 

Simulation Schematic

 

 

Channel Compliance Methodology: An Application

 

TX

• Rev 1.0 Jitter Specification
• Fixed best TxEq: Pre2, Pre1, Post1 -> 0.04,-0.2,0
• Tx SNDR: 34 dB •
• Tx RTERM: 45 Ohm (to account for DC loss)
• Voltage swing: 0.8V (1.0V for NEXT)
• 2 FEXT / 3 NEXT
• Rise/Fall Time: 0.2 UI

RX

• CTLE: Rev 1.0 Spec
• DFE: 16-tap, h1/h0: 0.55, 10-bit Quantization (~1mV)
• Rx RTERM: 50 Ohm

Channel

• Inductive coil-based Rev 1.0 Package models
• PCB length: 4” - 14”, AIC length: 4”
• Best available CEM connector
• BB and AIC impedance variation: low, nom, high -> 9 cases
• Directions: NRC to RC

Other

• BER 1e-6
• Eye Mask: Top Eye 6.0 mV / 0.10 UI to maintain

 

Eye Height vs. System Routing Length

 

 

Eye Width vs. System Routing Length

 

 

Reference Clock and PLL Bandwidth

 

 

PCIe 6.0 64 GT/s Spec CDR Model Constraints

필수 기준:

 

• 100dB 차단: 33kHz의 SSC 주파수에서 100dB의 차단이 필요함.
• SJ 기본 진폭 감소: PCIe 5.0에서 0.1 UI였던 SJ 기본 진폭이 PCIe 6.0에서는 0.05 UI로 줄어듦.
• 낮은 주파수에서의 3번째 극점: 1MHz~20MHz에서 CDR이 2차 시스템에 가까운 동작을 해야 함.

 

 

 

64 GT/s CDR Transfer Function and Jitter Tolerance Mask

 

 

Tx 2nd Pre-cursor Impact on a -30 dB Channel Eye

 

 

Tx Equalization for 64 GT/s

 

 

Tx Preset Table for 64 GT/s

 

 

An Example of 64 GT/s Tx Preset Table

 

Transmitter Jitter Spec

 

Additions to 64GT/s PAM4 Transmitter Specification

• Mandatory
  • Gray coding
  • Tx precoding
• Signal to Noise and Distortion Ratio (SNDR) > 34 dB
• Ratio of Level Mismatch, RLM > 0.95

 

Tx Signal-to-Noise Distortion Ratio (SNDR)

 

Transmitter Linearity

 

Receiver Specification

• Reference Receiver
  • Reference CTLE ( *Reference CTLE (Continuous-Time Linear Equalizer)는 고속 신호에서 채널 손실을 보상하기 위해 사용되는 아날로그 필터입니다)
  • 16-tap DFE ( *16-tap DFE(Decision Feedback Equalizer)는 고속 데이터 전송 시스템에서 신호 왜곡과 채널 손실을 보상하기 위해 사용되는 필터입니다.)

• Reference Package Models for Root Complex (RC) and End Point (EP)
  • 반사와 **혼선(Xtalk)**을 최소화하기 위해 최적화 됨 
  • Inductive coil-based models은 참조 패키지 설계에서 기존의 단일 효과적인 Cpad를 대체하기 위해 사용됩니다.
    • 이러한 모델들은 전자기적 특성을 더욱 정밀하게 표현하기 위해 인덕턴스를 포함한 방식으로 설계되어, 고속 신호 전송에서 발생할 수 있는 반사나 혼선을 더 정확하게 예측하고 보상하는 데 도움을 줍니다. 이를 통해 신호 품질을 개선하고, 패키지 내 신호의 안정성을 유지하는 역할을 합니다.

Rx reference CTLE Transfer Function

 

 

PCIe 6.0 Rx Stressed Eye Calibration Lab Setup

( 수신기의 신호 무결성 평가를 위해 Stressed Eye 테스트를 사용하는 실험 환경입니다)

 

 

Tuning Stresses to Reach Rx Calibration Margin Target

( 수신기(Rx) 캘리브레이션 마진 목표에 도달하기 위해 스트레스 조정은 지터, 진폭 노이즈, 혼선과 같은 다양한 스트레스 파라미터를 조정하여 신호 열화 시나리오를 시뮬레이션하는 과정입니다. 이를 통해 수신기가 Stressed Eye 다이어그램에서 신호 무결성을 유지할 수 있는지 테스트합니다. 목표는 시스템을 최대한으로 테스트하여, 다양한 스트레스 조건에서도 수신기가 안정적으로 동작할 수 있는 마진을 확보하는 것입니다.)

 

PCIe 7.0: Key Messages

 

• 하위 호환성을 유지하면서 PCIe 7.0 표준 개발이 진행 중.
• 데이터 속도는 128 GT/s로 PAM4 신호를 사용해 대역폭이 두 배로 증가.
• PCIe 7.0 v0.7 사양은 2024년 3분기, 최종 버전인 v1.0은 2025년 6월에 발표 예정

 

Key Metrics for PCIe 7.0: Requirements

 

• 데이터 속도: 128 GT/s, PAM4 신호로 세대마다 핀당 대역폭 두 배 증가.
• 지연 시간: 64 GT/s 대비 송수신기에서 1ns 미만 추가 지연.
• 대역폭 비효율성: 64 GT/s 대비 1% 미만 추가.
• 신뢰성: x16 링크에서 거의 0에 가까운 고장 발생률(FIT).
• 채널 범위: PCIe 6.0과 유사한 리타이머 설정(최대 2개)에서 유사.
• 전력 효율성: PCIe 6.0보다 개선.
• 저전력 모드 :  PCIe 7.0은 L1 및 L0p 저전력 상태의 진입 및 종료 지연 시간이 유사하게 유지됩니다.
• Plug and Play: PCIe 7.0는 PCIe 1.x부터 PCIe 6.0까지 완벽하게 하위 호환성을 제공합니다.
• 기타: HVM-ready(대량 생산 준비 완료), 비용 효율적이며, 수백 개의 레인으로 확장 가능한 플랫폼 지원. 전기 케이블과 광케이블과의 호환성이 뛰어나 고속 데이터 전송이 가능하도록 설계되었습니다.

 

 

Minimum PCI Express 4.0/5.0/6.0/7.0 Channel

 

 

 

PCIe 7.0 v0.5 Transmitter Parameters

 

 

Receiver Specification – v0.5

• Reference Receiver
  • Reference CTLE
  • ADC 기반 수신기 아키텍처는 24개의 포스트-커서 탭과 4개의 프리-커서 탭, 그리고 1개의 DFE 탭으로 구성된 Rx FFE(Feed-Forward Equalization) 방식을 사용합니다.
  • h1/h0 비율은 0.5 이하로 설정되어 DFE 버스트 오류를 제한합니다.
• Reference Package Models for Root Complex (RC) and End Point (EP)
  • 참조 RC 및 EP 패키지 모델에서 삽입 손실, 반사 손실, 그리고 혼선(Xtalk)의 개선이 필요하다고 가정됩니다.

 

PCIe 7.0 v0.5 Reference CTLE

 

Channel Improvements and Link Eye Margins