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2.3 CXL Type 3 Device CXL Type 3 장치는 CXL.io 및 CXL.mem 프로토콜을 지원합니다. Figure 2-6에 나와 있는 것처럼 CXL Type 3 장치의 예는 호스트용 HDM-H 메모리 확장기입니다. 이 장치는 호스트 메모리에서 작동하는 전통적인 가속기가 아니기 때문에, 이 장치는 CXL.cache를 통해 어떠한 요청도 수행하지 않습니다. 수동 메모리 확장 장치는 일반적으로 메모리 내용을 직접 조작하지 않으며 메모리가 호스트에 노출될 때 (RAS 및 보안 요구 사항을 위한 예외가 있음) HDM-H 메모리 영역을 사용합니다. 이 장치는 주로 호스트에서 전송된 요청을 처리하기 위해 CXL.mem을 통해 작동합니다. CXL.io 프로토콜은 장치 탐지, 열거, 오류 보고 및 관리..

이 부분과 관련된 PCIe device 의 identify contoller data structur 에서 다음 항목들을 살펴 보면 , Byte 0263 : Number of Power States Support (NPSS) 0x05 -> PS0 ,PS1, PS2, PS3, PS4 and PS5 , totally 6 power states are supported Byte 0265 : Autonomous Power State Trans Attribs (APSTA) 0x01 -> 해당 device 는 APST를 지원합니다. Power State Descriptors: Byte 2048..2079 : Power State 0 Descriptor (PSD0) 0x0000000000000000008201F400..

SK하이닉스가 DDR5 DRAM 기반 첫 CXL 메모리 샘플을 개발하며 차세대 메모리 솔루션 시장 선점을 가속했다. 이번에 선보인 제품의 폼팩터(Form Factor, 제품의 외형이나 크기)는 EDSFF(Enterprise & Data Center Standard Form Factor) E3.S 로 PCIe 5.0 x8 Lane을 지원하며 CXL 컨트롤러를 탑재하고, DDR5 표준 DRAM을 사용한다. PCIe(Peripheral Component Interconnect Express)*를 기반으로 한 CXL(Compute Express Link)** 은 CPU, GPU, 가속기, 메모리 등을 보다 효율적으로 사용하기 위해 만들어진 새로운 표준화 인터페이스(Interface)다. SK하이닉스는 CXL 컨..

류 부사장은 주제발표를 통해 “메모리 병목 현상 등으로 최근 애플리케이션 성능은 메모리 퍼포먼스에 의해 결정되고 있다”며 “메모리 퍼포먼스가 프로세서 퍼포먼스를 추격하는데 어려움을 겪고 있다”고 말했다. 그는 “이러한 병목 현상을 해결하기 위해 HBM-PIM, CXL-PNM 등의 차세대 메모리 연구가 필요하다”고 강조했다. HBM-PIM은 고대역폭메모리(HBM)와 프로세싱-인-메모리(PIM)를 결합한 반도체다. HBM-PIM 내부에서 프로세서가 담당하는 일부 연산 기능을 직접 처리할 수 있다. CXL-PNM은 컴퓨팅 익스프레스 링크(CXL)와 프로세싱-니어-메모리(PNM)를 결합한 반도체로 메모리와 가까운 위치에 프로세서를 배치해 데이터 이동을 줄인다. PNM은 PIM 대비 높은 연산 처리 능력을 가지고..

5.3. PCI-PM Software Compatible Mechanisms 5.3.2. PM Software Control of the Link Power Management State 링크의 전력 관리 상태는 그 하향 구성 요소의 D-상태에 의해 결정됩니다. ( 링크의 전력 관리 상태는 실제로 하향 구성 요소의 D-상태(장치 전원 상태)에 의해 결정됩니다. D-상태는 장치의 전원 상태를 나타내며, 링크 전력 관리 상태가 이에 해당합니다. 예를 들어, 하향 구성 요소가 저전력 D-상태에 있을 때, 링크는 특정 조건 및 구성 요소 간 협상에 따라 L1이나 L2/L3 Ready와 같은 낮은 전력 관리 상태로 전환될 수 있습니다.) Table 5-2은 구성 요소(상향 포트를 갖는)의 전원 상태와 해당 상향 ..

5.2 Link State Power Management PCI Express는 PCI 버스 전력 관리 인터페이스 specification에서 정의된 버스 전력 관리 상태를 대체하는 링크 전력 관리 상태를 정의합니다. 링크 상태는 PCI-PM 레거시 호환 소프트웨어에서는 보이지 않으며 해당 링크에 연결된 구성 요소의 전력 관리 D-상태에서 파생되거나 ASPM 프로토콜에 의해 파생됩니다(5.4.1 절 참조). PCI Express 물리 계층은 추가적인 중간 상태를 정의할 수 있습니다. 각 상태 및 물리 계층이 상태 간 전환을 처리하는 방법에 대한 자세한 내용은 제4장을 참조하십시오. PCI Express-PM는 다음과 같은 링크 전력 관리 상태를 정의합니다: L0 - 활성 상태입니다. ASPM 및 PCI-..

3. Message Transport 이 specification는 여러 메시지 전송 방식을 지원하는 인터페이스를 정의합니다. 3.1 절에서 설명한대로, 메시지 형식은 Out-of-band 메커니즘과 In-band 터널링 메커니즘 모두 동일합니다. Out-of-band 메시지 전송에 대한 내용은 3.2 절에서 설명하고 있으며, In-band 터널링 메시지 전송은 3.3 절에서 설명되어 있습니다. 3.1 NVMe-MI Messages NVMe-MI 메시지는 Out-of-band 메커니즘과 In-band 터널링 메커니즘 모두에서 사용됩니다. NVMe-MI 메시지의 형식은 Figure 18 및 Figure 19에 나와 있습니다. Out-of-band 메커니즘에서 NVMe-MI 메시지는 하나 이상의 MCTP 패..

2. Physical Layer 이 섹션에서는 이 Specification 에서 지원하는 NVMe Storage Devices 또는 NVMe Enclosures의 물리적 계층에 대해 설명합니다. 2.1 PCI Express 이 specification에서는 아웃오브밴드 메커니즘과 인밴드 터널링 메커니즘 모두에 물리적 계층으로 PCI Express를 사용합니다. 아웃오브밴드 메커니즘의 경우, NVMe Storage Device 또는 NVMe Enclosure의 PCIe 포트는 Management Endpoint를 구현할 수 있습니다. PCIe 포트가 Management Endpoint를 구현하는 경우, 해당 PCIe 포트는 MCTP over PCIe Vendor Defined Messages (VDMs)를..

1. Introduction 1.1 Overview NVM Express® Management Interface Specification은 NVMe 규격 패밀리의 구성원 중 하나입니다. NVM Express® (NVMe®) 인터페이스는 인밴드 호스트 소프트웨어가 NVM Subsystem과 통신할 수 있게 합니다. 이 specification는 NVM Express® 베이스 specification에 기반을 두고 있으므로 NVM Express® 베이스 specification에 대한 지식이 있다고 가정합니다. 이 specification는 NVMe Storage Devices(1.8.18 절 참조) 또는 NVMe Enclosures(1.8.16 절 참조)를 관리하기 위한 여러 메커니즘을 정의합니다. 하나의..

이 장은 CXL의 성능 이점과 주요 기능을 설명합니다. CXL은 전통적인 비일관성 I/O 장치, 메모리 장치 또는 추가 기능을 갖춘 가속기와 같은 주변 장치를 상호 연결하는 데 사용되는 고성능 I/O 버스 아키텍처입니다. CXL을 통해 연결할 수 있는 장치 유형과 전체 시스템 아키텍처는 Figure 2-1에 설명되어 있습니다. 타입 2 및 타입 3 장치 메모리가 호스트에 노출될 때, 이를 호스트 관리 장치 메모리 (HDM)라고 합니다. 이 메모리의 일관성 관리에는 호스트 전용 일관성 (HDM-H), 장치 일관성 (HDM-D), 및 Back-Invalidate Snoop를 사용한 장치 일관성 (HDM-DB)이라는 3가지 옵션이 있습니다. 호스트와 장치는 각 주소 영역의 HDM 유형에 대한 공통의 이해를 가..